判斷式深度與時脈

FPGA設計中常會用到if... else 或是 case 判斷式，當設計愈趨複雜時，判斷式的深度會不斷地增加，常發生好不容易完成了複雜的判斷式內容，通過行為層驗證後出現timing上的錯誤，這些錯誤肇因於過於龐大的組合邏輯，最直覺的解法便是在組合邏輯中插入FF，增加latency以換取timing上的改善。